ILA コアを設定すると、デザイン全体のタイミング目標の達成に影響します。タイミングへの影響を最小限に抑えるためには、次をお勧めします。
- プローブ幅を注意して選択します。プローブ幅が大きいほど、リソース使用量とタイミングの両方への影響も大きくなります。
- ILA コアのデータの深さを注意して選択します。データの深さが大きいほど、ブロック RAM リソース使用量およびタイミングへの影響も大きくなります。
- ILA に選択するクロックはフリーランニング クロックにします。そうでないと、デザインがデバイスに読み込まれたときに、デバッグ コアと通信できなくなる可能性があります。
-
dbg_hub
へのクロックはフリーランニング クロックにします。そうでないと、デザインがデバイスに読み込まれたときに、デバッグ コアと通信できなくなる可能性があります。Tcl コマンドのconnect_debug_port
を使用すると、デバッグ ハブのclk
ピンをフリーランニング クロックに接続できます。 - デバッグ コアを追加する前にデザインのタイミング クロージャを達成しておきます。AMDでは、デバッグ コアをタイミング関連の問題をデバッグするために使用することはお勧めしません。
- ILA デバッグ コアを追加したためにタイミングが悪化し、クリティカル パスが
dbg_hub
にある場合は、次を実行してください。- 合成済みデザインを開きます。
- ネットリストで
dbg_hub
セルを見つけます。 -
dbg_hub
の [Properties] ウィンドウに移動します。 - C_CLK_INPUT_FREQ_HZ プロパティを見つけます。
-
dbg_hub
に接続されるクロックの周波数 (Hz) をそれに設定します。 - C_ENABLE_CLK_DIVIDER プロパティを見つけて、オンにします。
- デザインをインプリメントし直します。
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ILA コアへのクロック入力がプローブされた信号と同期するようにします。こうしておかないと、デザインがデバイスにプログラムされたときに、タイミング問題が発生したり、デバッグ コアと通信できなくなる可能性があります。
- ハードウェアでの実行前に、デザインのタイミングが満たされていることを確認します。そうでないと、プローブされた波形の信頼性が低くなります。
次の表に、特定の ILA 機能を使用した場合のデザイン タイミングおよびリソースへの影響を示します。
注記: この表は 1 つの ILA を含むデザインに関するものであり、すべてのデザインに当てはまるとは限りません。
ILA 機能 | 使用する状況 | タイミング | エリア |
---|---|---|---|
キャプチャ制御/ストレージ必要条件 |
関連データをキャプチャするため データ キャプチャ ストレージ (ブロック RAM) を効率的に使用するため |
影響: 中~大 |
|
アドバンス トリガー |
BASIC トリガー条件が不十分な場合 問題のエリアに焦点を置くために複雑なトリガーを使用する場合 |
影響: 大 |
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プローブ ポートごとのコンパレータ数 注記: 最大値は 4 です。
|
複数の条件文でプローブを使用する場合
|
影響: 中~大 |
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データの深さ | より多くのデータ サンプルをキャプチャするため | 影響: 大 |
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ILA プローブ ポート幅 | スカラーでなく大型バスをデバッグするため | 影響: 中 |
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プローブ ポート数 | 多数のネットをプローブするため | 影響: 小 |
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ヒント: デザインの初期段階では通常、デバイス上にデバッグに使用可能なリソースが多数あります。