RTL を使用したデザインの作成 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

デバイスの I/O プランニングを実行し、PCB のレイアウトをプランニングし、AMD Vivado™ Design Suite の使用モデルを決定したら、デザインの作成を開始できます。デザインの作成には、次が含まれます。

  • デザイン階層をプランニング
  • デザイン内で使用およびカスタマイズする IP コアを特定
  • 適切な IP がないインターコネクト ロジックおよび機能のカスタム RTL を作成
  • タイミング制約、消費電力制約、および物理制約を作成
  • 合成およびインプリメンテーションで使用される追加の制約、属性、およびその他の要素を指定

デザインを作成する際の主な考慮点は、次のとおりです。

  • 必要な機能を達成する
  • 必要な周波数で動作する
  • 必要な信頼度で動作する
  • シリコン リソースおよび消費電力を要件内に収める

この段階での決定事項が、最終的な製品に影響します。この段階で不適切な決定を下すと、後の段階で問題となり、デザイン サイクル全体で問題が発生する可能性があります。プロセスの初期段階で時間をかけてデザインを注意深くプランニングすると、デザイン要件を満たし、ラボでのデバッグ時間を最小限に抑えることができます。

注記: PCB 設計において RTL の前段階のデザインでポート割り当てを実行し、クロック リソースを活用する I/O プランニング プロセスの詳細は、 『Vivado Design Suite ユーザー ガイド: I/O およびクロック プランニング』 (UG899) を参照してください。