SLR の使用に関する考慮事項 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

Vivado インプリメンテーション ツールでは、ロジックを複数の SLR に分割するための特別なアルゴリズムが使用されます。SSI テクノロジ デバイスをターゲットにするデザインのタイミング クロージャが困難な場合は、次のガイドラインを使用することで改善できます。

タイミング クロージャおよびコンパイル時間を改善するには、Pblock を使用してロジックを各 SLR に割り当てて、その各 SRL 内でファブリック リソース タイプすべての中から過度に使用率が高いものがないようにします。たとえば、ブロック RAM の使用率が 70% のデザインで、ブロック RAM リソースが SLR 間でバランスよく配置されておらず、1 つの SLR でブロック RAM の 85% 以上が使用されている場合、タイミング クロージャ問題が発生する可能性があります。

ヒント: SLR Pblock は、完全な SLR を指定することにより定義できます (resize_pblock pblock_SLR0 -add SLR0 など)。