SLR の使用例 - 2023.2 日本語

次の vu160 の使用率レポートの例では、全体のブロック RAM の使用率は 56% で、SLR0 では 59%、SLR1 では 40%、SLR2 では 58% です。ブロック RAM の使用率は SLR 間に均等に分散されており、各 SLR の使用率は妥当なものなので、タイミングを満たすために Vivado インプリメンテーションがより柔軟に実行されます。

AMDでは、ブロック RAM および DSP グループを SLR Pblock に割り当て、共有信号が SLR 間をまたぐパスを最小限に抑えることをお勧めします。たとえば、複数の SLR に分散しているブロック RAM グループにファンアウトするアドレス バスがあると、SLR 間をまたぐことによりタイミング クリティカルな信号に遅延が追加されるため、タイミング クロージャが達成しにくくなることがあります。

IP は、デバイス リソースの位置やユーザー I/O の選択により SLR に固定されます (例: GT、ILKN、PCIe、および CMAC 専用ブロックまたはメモリ インターフェイス コントローラー)。AMDでは、次を推奨します。

• データフローが SLR の境界を何度もまたぐことがないように、専用ブロックの位置とピン配置の選択には特に注意してください。
• 緊密に相互接続されたモジュールと IP は、同じ SLR 内に配置します。これが不可能な場合は、パイプライン レジスタを追加してより柔軟な配置が実行されるようにし、ロジック グループ間の接続が SLR 間をまたぐ場合でも適切なソリューションが見つけられるようにします。
• クリティカル ロジックは同じ SLR 内に配置します。主なモジュールがそれらのインターフェイスで適切にパイプライン処理されるようにすると、配置で SLR 間をまたぐ部分がフリップフロップからフリップフロップへの接続となる SLR を見つけることができるようになります。

次の図では、SLR0 に制約されたメモリ インターフェイスが SLR1 のユーザー ロジックを駆動する必要があります。AXI4-Lite スレーブ インターフェイスはメモリ IP バックエンドに接続されており、メモリ IP と AXI4-Lite スレーブ インターフェイス間の境界が適切に定義されているため、SLR0 から SLR1 への遷移が問題なく実行されます。