Virtex UltraScale+ HBM デバイスでの SLR 間をまたぐパスのパイプライン処理における考慮事項は、ほかの UltraScale および Virtex UltraScale+ SSI テクノロジ デバイスと同じです。
SLR2 のファブリック ロジックから SLR0 の HBM AXI インターフェイスへのパスには、タイミングを満たすため 5 段以上のパイプラインが必要です。Virtex UltraScale+ HBM デバイスのデザインを注意深くプランニングすることにより、追加のパイプライン段の必要性を低減し、配線密集を緩和できます。次の図に、SLR2 から HBM AXI インターフェイスへの SLR 間をまたぐパスの例を示します。
推奨:
AMDでは、SLR2 および SLR1 から HBM AXI インターフェイスへのパスが垂直に揃うようにし、デバイスを斜めに横切らないようにすることをお勧めします。
ヒント:
HBM インターフェイスと任意の SLR の間のタイミング クロージャを 450 MHz で達成するには、自動パイプライン (AXI Register Slice IP など) を使用します。
図 1.
HBM の最適でないデザイン プランニング (左) と最適なデザイン プランニング (右)
