高集積度デバイスでは、クロック スキューがパスの全体的なタイミング バジェットのかなりの部分を占めることがあります。クロック スキューが大きすぎると、最大クロック速度で問題が発生するだけでなく、ホールド タイム要件も厳しくなります。デバイスに複数のダイがあると、PVT 式のプロセス部分が悪化しますが、AMDのアセンブリ プロセスで管理されており、同程度の速度のダイのみがパッケージされます。
このような追加操作はありますが、AMD タイミング ツールではこれらの差異がタイミング レポートの一部として考慮されます。パス解析中には、これらの面がセットアップおよびホールド算出の一部として解析され、指定した要件に対するパス遅延の一部としてレポートされます。SSI テクノロジ デバイスでも、これらはタイミング解析ツールで考慮されるので、別に算出したり考慮したりする必要はありません。
一番上または一番下の SLR を使用すると、距離が遠いほど遅延差も大きくなるので、スキューが増加します。このため、AMDでは複数の SLR を駆動するグローバル クロックは中央の SLR に配置することをお勧めします。これにより、パーツ全体にクロック ネットワークがより均一に分配され、全体的なクロック スキューが削減されます。
UltraScale デバイスをターゲットとするとクロック配置への影響は小さくなりますが、クロック挿入遅延およびクロックの消費電力を削減するため、クロック ソースをクロック ロードの中央のできるだけ近くに配置することを強くお勧めします。