- MMCM または PLL を使用して BUFG_GT クロックの単純な分周を実行しないようにします。BUFG_GT セルには入力クロックを分周する機能があります。次の図に、MMCM リソースを節約し、GTHE3_CHANNEL セルからの 2 つのクロックに対してバランスの取れたクロック ツリーをインプリメントする方法を示します。
図 1. UltraScale BUFG_GT を使用してバランスの取れたクロック ツリーをインプリメント
- 配置配線中の CLOCK_ROOT と配線が一致するようにするため、クリティカル同期クロックのドライバー ネットに CLOCK_DELAY_GROUP を設定します。この制約が適用されるようにするためには、クロック バッファーを同じセルで駆動する必要があります。 注記: この最適化手法は、
report_qor_suggestionsTcl コマンドにより自動的に適用されます。 - タイミング パスでタイミングを満たすことが困難で、スキューが見積もりよりも大きい場合は、タイミング パスが SLR または I/O 列をまたいでいる可能性があります。その場合は、Pblock などの物理制約を使用してソースとデスティネーションを 1 つの SLR に配置するか、I/O 列をまたがないようにします。
- 高速同期クロック乗せ換えタイミング パスでは、MMCM、PLL などのクロック調整ブロックの位置を制約してクロック ロードの中央に配置すると、タイミングを満たしやすくなります。クロック ネットワークの遅延を削減すると、クロック乗せ換えパスの不必要に悪い見積もり部分が小さくなります。
- CLOCK_DEDICATED_ROUTE=FALSE 制約が設定されたクロック ネットがグローバル クロック リソースを使用して配線されていることを確認します。FALSE の代わりに ANY_CMT_COLUMN を使用して、配線除外が設定されたクロック ネットが専用クロック リソースを使用して配線されるようにします。クロック ネットがファブリック インターコネクトを使用して配線されている場合は、この状況を解決するのに必要なデザインの変更またはクロック配置制約を特定し、インプリメンテーション ツールでグローバル クロック リソースが使用されるようにします。ファブリック インターコネクトを使用して配線されたクロック パスでは、クロック スキューが大きくなったりスイッチ ノイズの影響を受けたりすることがあるので、パフォーマンスが悪くなったり、デザインが機能しなくなる可能性があります。