その他のばらつき - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

1 つのクロックまたは 2 つのクロック間のタイミング パスにマージンを追加する必要がある場合は、set_clock_uncertainty コマンドを使用します。これは、実際のクロック エッジおよび全体的なクロック関係を変更せずに、デザインの一部の制約を厳しくする場合に最適で最も安全な方法でもあります。ユーザーが定義したクロックのばらつきは、Vivado ツールで算出されたジッターに追加され、セットアップおよびホールド解析用にも個別に指定できます。

たとえば、デザインをセットアップおよびホールド両方のノイズに耐性の高いものにするには、次のようにデザイン クロック clk0 のすべてのクロック パス内のマージンを 500 ps 分縮める必要があります。

set_clock_uncertainty -from clk0 -to clk0 0.500
注記: デザインのホールド マージンを縮めると、専用サイト内およびカスケード パスで、配線によりサイト内ネットを迂回することにより修正できないホールド違反が発生する可能性があります。

2 つのクロック間のばらつきを追加で指定する場合、制約は両方向に適用する必要があります (データフローが双方向である場合)。次に、clk0clk1 間のセットアップのみでばらつきを 250 ps 増加する例を示します。

set_clock_uncertainty -from clk0 -to clk1 0.250 -setup
set_clock_uncertainty -from clk1 -to clk0 0.250 -setup