アドレス/読み出しデータ レジスタのリセット信号を確認 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

メモリ配列をリセットすることはできません。RAM の出力にのみリセットを使用できます。出力レジスタを RAM プリミティブ内に推論するには、リセットは同期である必要があります。非同期リセットを使用すると、レジスタが RAM プリミティブ内に推論されなくなります。また、出力信号は 0 にのみリセットできます。

次の図に、RAM および出力レジスタが正しく推論されるようにするために回避する必要のある状況を示します。

図 1. アドレス/読み出しデータ レジスタのリセットを確認