インターフェイスの帯域幅の検証 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

小型のコネクティビティ デザインを作成し、デザイン上の各インターフェイスを検証します。このような小型のデザインでは、特定のハードウェア インターフェイスのみが使用され、次が有効になります。

  • ピン配置、クロッキング、およびタイミングのフル DRC チェック
  • ボードが戻された場合のハードウェア テスト デザイン
  • Vivado ツールを使用した短時間インプリメンテーション (最速のインターフェイス デバッグ方法)

これらのインターフェイス用にテスト データを生成するには、複数のオプションがあります。一部のインターフェイス IP コアでは、Vivado ツールで次のテスト デザインを生成できます。

  • SerDes の IBERT
  • IP コア内のサンプル デザイン
ヒント: テスト デザインがない場合は、AXI トラフィック ジェネレーターの使用を考慮してください。

プロダクション環境では、システム レベルのテスト用に別のデザインを作成する必要があることもあります。これは通常、テスト済みインターフェイスとオプションでプロセッサを含む 1 つのデザインです。このデザインは、小さなコネクティビティ デザインを使用してデザインの再利用を活用することにより構築できます。このデザインはフローの初期段階では必要ありませんが、Vivado IP インテグレーターを使用してすばやく作成でき、使用するとより多くの DRC チェックが有効になり、ソフトウェアを早期開発できるようになります。