ガイドラインに従って残りの違反を解決 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語
重要: 合成後のタイミングを解析して、フローを続行する前に解決する必要のあるデザインの問題を特定してください。

HDL の変更は、QoR に大きく影響する傾向があるので、タイミングを短期間で満たすことができるようにするため、インプリメンテーションの前に問題を解決しておくのが適切です。タイミング パスを解析する際は、次の事項に特に注意してください。

  • タイミングが満たされていない最悪のパスに最多数表示されるセルまたはネット
  • レジスタが付けられていないブロック RAM をソースとするパス
  • SRL をソースとするパス
  • レジスタが付けられていないカスケード接続された DSP ブロック
  • ロジック段数の多いパス
  • ファンアウトの大きいパス