クリティカル ロジックのグループ化 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

クリティカル ロジックをグループ化して SLR または I/O 列をまたぐ状況を回避すると、デザインのクリティカル パスが向上します。次の図に、大型の FIFO を 29 個の FIFO36E2 プリミティブを使用してインプリメントする 2 つの例を示します。グループの各 FIFO36E2 のクリティカル パスは WRRSTBUSY ピンから 5 つの LUT を介してグループの各 FIFO36E2 の WREN ピンに到達するパスです。

  • 左側の例では、ブロック RAM の使用率が高いため、ツールでパスに最適な配置を見つけることができません。FIFO36E2 プリミティブは赤でマークされています。
  • 右側の例では、FIFO36E2 ブロックがグループ化され、コンフィギュレーション列をまたいでいないので、タイミングが満たされています。FIFO36E2 プリミティブは緑色でマークされています。
図 1. Config 列を回避する場所