クロック イネーブルの作成 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

クロック イネーブルは、不完全な条件文が同期ブロックに記述されると作成されます。クロック イネーブルは、前の条件が満たされない場合に、最後の値を保持するように推論されます。これが必要な機能であればこのようにコードを記述しても問題ありませんが、前の条件値が満たされない場合に出力がドントケアとなることがあります。このような場合、AMDでは、定義された定数 (信号に 1 か 0 を代入) を使用して、条件を閉じる (else 文を使用) ことをお勧めします。

ほとんどのインプリメンテーションでは、これによってロジックが追加されることはなく、クロック イネーブルも不要ですが、幅の広いバスでは値が保持されるクロック イネーブルを推論すると、消費電力が削減されることがあります。基本的には、推論されるレジスタの数が少ないときにはクロック イネーブルを使用すると制御セット数が増加するので有害となる可能性がありますが、レジスタ数が多い場合は利点が多いので、クロック イネーブルの使用をお勧めします。