クロック エレメントを最上位付近に挿入 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

クロック エレメントをできるだけ最上位の近くに挿入すると、モジュール間でクロックを共有しやすくなります。クロックの共有により必要なクロック リソースが削減され、リソース使用量、最大クロック周波数、および消費電力が改善する可能性があります。

クロックが作成されるモジュール以外では、クロック パスはモジュールのみを駆動する必要があります。最上位からダウンストリームのモジュールを介して最上位にまた戻るようなパスは、VHDL シミュレーションでデバッグが困難で時間がかかるデルタ サイクル問題の原因となります。