クロック スキューの削減 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

AMD デバイスでは、ファンアウトの大きいクロック、小さい伝搬遅延、小さいクロック スキューなどの要件を満たすため、専用配線リソースを使用した一般的なクロッキング方法がサポートされます。クロック スキューは、高周波数クロックのタイミング バジェットを大幅に削減し、またデバイスの使用率が高い場合にセットアップとホールドの両方を満たすためにインプリメンテーション ツールに過剰な負荷がかかります。

典型的なクロック スキューは、ソース クロックとデスティネーション クロックが同じタイミング パスで 300 ps 未満、バランスが取られた同期クロック間のタイミング パスで 500 ps 未満です。リソース列をまたぐと、クロック スキューの変動は大きくなり、それがタイミング スラックに反映され、インプリメンテーション ツールで最適化されます。バランスが取られていないクロック ツリー間または共通ノードのないクロック間のタイミング パスでは、クロック スキューは数ナノ秒になることがあり、タイミング クロージャを達成するのがほぼ不可能になります。

クロック スキューを削減するには、次を実行します。

  1. すべてのクロックの関連性を同期クロック パスのみがタイミング解析されて最適化されるようにします。
  2. 次のセクションに説明するように、クロック ツリー トポロジと、見積もりよりも大きいクロック スキューの影響を受けるタイミング パスの配置を確認します。
  3. 次のセクションで説明されているように、クロック スキューを削減する手法を特定します。