クロックのばらつきの削減 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

クロックのばらつきは、理想的なクロックに対するばらつきの量です。ユーザー指定の外部クロックのばらつき (set_clock_uncertainty)、システム ジッター、またはデューティ サイクルの歪みが原因で発生します。MMCM や PLL などのクロック調整ブロックでも、ディスクリート ジッター、複数の関連クロックが使用される場合の位相エラーの形でクロックのばらつきが生成されます。

Clocking Wizard では、指定のデバイスの正確なばらつきデータが提供され、異なるトポロジを比較するためにさまざまな MMCM クロッキング構成を生成できます。AMDでは、ターゲット アーキテクチャで最適な結果を得るには、以前のアーキテクチャからのレガシ クロック生成ロジックを使用するのではなく、Clocking Wizard を使用してクロック生成ロジックを再生成することをお勧めします。