クロックのスキューとばらつき - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

AMD デバイスでは、さまざまなタイプの配線リソースを使用して、一般的なクロッキング方法と、ファンアウトの大きいクロック、小さい伝搬遅延、非常に小さいスキューなどの要件をサポートします。クロック スキューは、組み合わせロジックまたはインターコネクトのどちらを含む場合でも、レジスタ間のパスに影響します。

高周波数のクロック ドメイン (300 MHz 以上) のクロック スキューは、パフォーマンスに影響します。通常、クロック スキューは 500 ps 以下である必要があります。たとえば、500 ps は 300 MHz クロック周期の 15% であり、ロジック段数 1 または 2 のタイミング バジェットに対応します。クロック乗せ換えパスでは、クロックで異なるリソースが使用され、共通ノードがクロック ツリーのさらに上の方に配置されているので、スキューが大きくなることがあります。SDC ベースのツールでは、set_clock_groupsset_false_path、または set_max_delay -datapath_only などを使用してクロック間のタイミング解析を実行しないよう指定しない場合、すべてのクロック間のパスのタイミングが解析されます。

クロックのばらつきが 100 ps を超える場合、クロック トポロジとジッター値を見直してばらつきが大きい原因を理解する必要があります。