システム レベルの視点 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

I/O パスは、Vivado Design Suite タイミング エンジンでレジスタ間のパスと同様にモデリングされますが、デバイス外部にあるパス遅延のモデリングには制約を定義する必要があります。内部パスを解析する場合は、セットアップおよびホールド解析の両方に対して最小遅延と最大遅延が考慮されます。これは、I/O パスでも同様です。このため、最小遅延と最大遅延の条件を記述しておくことが重要です。I/O タイミング パスは、デフォルトでシングルサイクル パスとして解析されます。これは、次を意味します。

  • 最大遅延解析 (セットアップ) では、シングル データ レート インターフェイスではソース エッジの 1 クロック サイクル後にデータがキャプチャされ、ダブル データ レート インターフェイスではソース エッジの半クロック サイクル後にデータがキャプチャされます。
  • 最小遅延解析 (ホールド) の場合、データは同じクロック エッジで開始されてキャプチャされます。

ソース同期インターフェイスなど、クロックと I/O データ間の関係に異なるタイミングを設定する必要がある場合は、異なる I/O 遅延を指定し、タイミング例外を設定します。これは、高度な I/O タイミング制約になります。