タイミング クロージャ - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

タイミング クロージャでは、デザインがすべてのタイミング要件を満たすことが必要です。合成で使用する HDL および制約が適切なものであれば、タイミング クロージャを達成しやすくなります。さらに、次の図に示すように、改善した HDL、制約、合成オプションを使用して合成を再実行することが重要です。

図 1. タイミング クロージャを短期間で達成するための設計手法

タイミング クロージャを達成するには、次の一般的なガイドラインに従います。

  • 初期段階でタイミングが満たされない場合、フローを通してタイミングを評価します。
  • トータル ネガティブ スラック (TNS) を向上する主な方法として、各クロックのワースト ネガティブ スラック (WNS) に焦点を置きます。
  • ワースト ホールド スラック (WHS) 違反が大きいもの (< -1 ns) を見直し、不足している制約または不適切な制約を特定します。
  • デザインでの選択、制約、およびターゲット アーキテクチャでのトレードオフを再度考慮します。
  • ツール オプションおよびザイリンクス デザイン制約 (XDC) の使用方法を理解します。
  • タイミングが満たされると、ツールではそれ以上のタイミングの向上 (マージンの増加) は試みられないということに注意してください。

次のセクションに、設計手法デザイン ルール チェック (DRC)、ベースライン制約の作成、タイミング違反の根本的な原因の特定、一般的な手法を使用した違反の解決により、タイミング制約が完全で正しいものであることを確認するための推奨事項を示します。

注記: 合成後のタイミング結果には、実際の配線遅延ではなく、ネット遅延の見積もり値が使用されます。最終的なタイミング結果を得るには、インプリメンテーションを実行してからタイミング サマリ レポートを確認します。