タイミング クロージャに影響する設計手法 DRC - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

次の表に示す DRC は、インプリメンテーション ツールへの負荷を増加し、タイミング クロージャが不可能になったり、一貫しなくなる可能性のあるデザインとタイミング制約の組み合わせをレポートします。これらの DRC は通常、不足しているクロック乗せ換え (CDC) 制約、不適切なクロック ツリー、またはロジックの複製によりタイミング例外の適用範囲が一貫しない状況を示します。これらの問題は、優先的に解決する必要があります。

重要: タイミング チェックのクリティカル警告を注意深く検証してください。

タイミング設計手法チェックの詳細は、 『Vivado Design Suite ユーザー ガイド: デザイン解析およびクロージャ テクニック』 (UG906)このセクションを参照してください。

表 1. タイミング クロージャ設計手法 DRC
チェック 重要度 説明
TIMING-6 クリティカル警告 関連クロック間に共通クロックがない
TIMING-7 クリティカル警告 関連クロック間に共通ノードがない
TIMING-8 クリティカル警告 関連クロック間に共通周期がない
TIMING-14 クリティカル警告 クロック ツリーに LUT がある
TIMING-15 警告 クロック間のパスに大きなホールド違反がある
TIMING-16 警告 大きいセットアップ違反がある
TIMING-30 警告 生成クロックに対して最適でないマスター ソース ピンが選択されている
TIMING-31 クリティカル警告 位相シフトされたクロック間に不適切なマルチサイクル パスがある
TIMING-32、TIMING-33、TIMING-34、TIMING-37、TIMING-38、TIMING-39 警告 推奨されないバス スキュー制約がある
TIMING-36 クリティカル警告 生成クロックに対してマスター クロック エッジが伝搬されない
TIMING-42 警告 パス分割によりクロックが伝搬されない
TIMING-44

TIMING-45

警告 ユーザーのクロック内およびクロック間のばらつきが妥当でない
TIMING-48 アドバイザリ ラッチ入力に set_max_delay -datapath_only 制約が適用されている
TIMING-49 クリティカル警告 並列 BUFGCE_DIV からの危険なイネーブルまたはリセット トポロジ
TIMING-50 警告 同レベルのラッチ間のパス要件が妥当でない
TIMING-56 警告 論理的または物理的に排他のクロック グループ制約がない
XDCB-3 警告 同じ set_clock_groups コマンドで複数のグループに同じクロックが使用されている
XDCH-1 警告 マルチサイクル パス制約にホールド オプションがない
XDCV-1 警告 複製で使用される元のオブジェクトがないために制約の適用範囲が不完全
XDCV-2 警告 複製されたオブジェクトがないために制約の適用範囲が不完全