タイミング例外の優先度と規則 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

タイミング例外には、厳しい優先度と規則が適用されます。最も重要な規則は、次のとおりです。

  • 制約が具体的になるほど、優先順位が高くなります。次に例を示します。
    set_max_delay -from [get_clocks clkA] -to [get_pins inst0/D] 12
    set_max_delay -from [get_clocks clkA] -to [get_clocks clkB] 10
    最初の set_max_delay の方が、-to オプションでピンが使用されていて、クロックよりも具体的なので優先度は高くなります。
  • 例外の優先順位は次のとおりです。
    1. set_false_path
    2. set_max_delay または set_min_delay
    3. set_multicycle_path

set_clock_groups コマンドは、2 つのクロック間に 2 つの set_false_path コマンドを使用するのと同じですが、タイミング例外とは考慮されません。set_clock_groups はタイミング例外よりも優先順位が高くなります。

set_case_analysis および set_disable_timing コマンドは、デザインの特定部分でのタイミング解析をディスエーブルにします。これらのコマンドはタイミング例外よりも優先順位が高くなります。

XDC の優先順位の詳細は、 『Vivado Design Suite ユーザー ガイド: 制約の使用』 (UG903)このセクションを参照してください。