デザインのプローブ - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

Vivado ツールでは、デザインにデバッグ プローブを追加するのに複数の方法があります。次の表に、さまざまな方法をリストし、それぞれの長所と短所を示します。

表 1. デバッグ フロー
デバッグ フロー名 フローの段階 長所/短所
HDL インスタンシエーション プローブ フロー HDL ソースまたは IP インテグレーター キャンバスで、ILA デバッグ コア インスタンスに信号を明示的に接続します。
  • デバッグ ネットおよび IP はデザインから手動で追加/削除する必要があるので、HDL ソースはユーザーが修正する必要あり。
  • HDL デザイン レベルでプローブするオプションあり。
  • インターフェイス レベルで AXI または AXI4-Stream など特定のプロトコルをプローブ可能。
  • デバッグ コアの生成、インスタンシエート、接続の際に、間違いやすい。
ネットリスト挿入プローブ フロー

デバッグする信号を選択するには、次のいずれかの方法を使用します。

  • ソース RTL コードで MARK_DEBUG 属性を使用してデバッグする信号をマーク。
  • 合成済みデザイン ネットリストでネットを右クリックして [Mark Debug] をクリックし、デバッグするネットを選択。

デバッグする信号をマークしたら、Set up Debug ウィザードを使用してネットリスト挿入プローブ フローを実行します。

  • 柔軟性が最も高く、予測しやすい。
  • さまざまなデザイン レベル (HDL、合成済みデザイン、システム デザイン) でのプローブが可能。
  • HDL ソースを修正する必要なし。
Tcl ベースのネットリスト挿入プローブ フロー

set_property Tcl コマンドを使用してデバッグ ネットに MARK_DEBUG プロパティを設定し、ネットリスト挿入プローブ Tcl コマンドを使用してデバッグ コアを作成し、それらをデバッグ ネットに接続します。

  • ネットリスト挿入を完全に自動実行。
  • デバッグのオン/オフを Tcl コマンドで切り替え可能。
  • HDL ソースを修正する必要なし。