データパス遅延およびロジック段数 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

通常、パスに含まれる LUT およびその他のプリミティブの数が遅延に影響する最も重要な要素です。LUT 遅延はデバイスによってレポート方法が異なるので、個別のセル遅延と配線遅延の範囲を考慮する必要があります。

パス遅延が次の場合を考えます。

  • 7 シリーズ デバイスでセル遅延が > 25%、UltraScale デバイスで > 50%。

    パスを変更して短くするか、より高速のロジック セルを使用できますか。ロジック遅延の削減 を参照してください。

  • 7 シリーズ デバイスでセル遅延が > 75%、UltraScale デバイスで > 50%。

    このパスはホールド違反の修正の影響を受けていますか。これを判断するには、report_design_analysis -show_all を実行し、Hold Detour 列を確認します。対応する解析手法を使用します。

    • はい: 影響を受けているネットは CDC パスの一部ですか。
      • はい: CDC パスに制約は設定されていますか。
      • いいえ: ホールド違反が修正されたパスの始点および終点にバランスの取れたクロック ツリーが使用されていますか。スキュー値を確認します。
    • いいえ: 次の密集に関する項目を参照します。

    このパスは密集の影響を受けていますか。各ネット遅延およびファンアウトを確認し、[Device] ウィンドウで配線リソースの表示をオンにして配線を表示します (配線後の解析のみ)。密集メトリクスをオンにして、パスが密集エリアまたはその近くに配置されているかも確認できます。簡単な評価には次の解析手順を使用し、包括的な解析には密集によるネット遅延の削減を参照してください。

    • はい: 遅延値が最も大きいネットで、ファンアウトは小さいですか (< 10)。
      • はい: 配線が最適であるように見える (直線) がドライバーとロードが離れている場合、最適でない配置は密集に関連しています。最適な解決手法を判断するには、密集の解消を参照してください。
      • いいえ: 物理ロジック最適化を使用してネットのドライバーを複製してみます。複製すると、各ドライバーが自動的にロードの近くに配置されるので、全体的なデータパス遅延が削減されます。詳細およびほかの手法を学ぶには、ファンアウトの大きいネットを最適化を参照してください。
    • いいえ: デザインが分散しすぎています。配置を向上するには、次のいずれかの方法を試してみてください。