ハード SLR フロアプラン制約の使用 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

高パフォーマンス デザインでは、グローバル配置および SLR 分割を容易にするため、主な階層間に十分なパイプラインが必要です。困難なデザインでは、SLR 間をまたぐ点が run によって変わることがあります。SLR Pblock の定義に加え、クロック領域に揃い、SLR 境界沿いに配置された追加の Pblock を作成することにより、SLR 間をまたぐ部分にあるフリップフロップを制約できます。次の図に、次の Pblock を含む UltraScale ku115 SSI デバイスを示します。

  • 2 つの SLR Pblock: SLR0 および SLR1
  • 2 つの SLR 間をまたぐ Pblock: SLR0_top_row および SLR1_bottom_row
    図 1. SLR 間をまたぐ Pblock の例

    重要: AMD では、SLR 間をまたぐ Pblock には、LAGUNA ではなく CLOCKREGION 範囲を使用することをお勧めします。
    ヒント: SLR Pblock は、完全な SLR を指定することにより定義できます。たとえば、resize_pblock pblock_SLR0 -add SLR0 のように指定します。

詳細は、 『Vivado Design Suite ユーザー ガイド: デザイン解析およびクロージャ テクニック』 (UG906)このセクションを参照してください。

ビデオ: フロアプランを使用してデザインのタイミング クロージャの問題に対処する方法は、Vivado Design Suite QuickTake ビデオ: Vivado でのデザイン解析およびフロアプランを参照してください。