AMD メモリ IP を使用する場合は、追加の I/O ピン プランニング手順が必要です。IP をカスタマイズした後、Vivado IDE でエラボレート済みデザインまたは合成済みデザインを開いて最上位 IP ポートを物理的なパッケージ ピンに割り当てます。各メモリ IP に関連するポートはすべて I/O ポート インターフェイスとしてグループ化されており、簡単に特定および割り当てできます。メモリ バンク/バイト プランナーが提供されており、メモリ I/O ピン グループを物理的なデバイス ピンのバイト レーンに割り当てることができます。詳細は、 『Vivado Design Suite ユーザー ガイド: I/O およびクロック プランニング』 (UG899) の このセクション を参照してください。
中央に I/O 列があるデバイスの場合は特に、メモリ インターフェイスを割り当てる際に注意して、できるだけ密集が起こらないようにしてください。メモリ インターフェイスをまとめると、デバイス中で配線ボトルネックが発生してしまう可能性もあります。デザインおよびピン配置のガイドラインについては、 『Zynq 7000 SoC および 7 シリーズ デバイス メモリ インターフェイス ソリューション ユーザー ガイド』 (UG586) および 『UltraScale アーキテクチャ FPGA メモリ IP LogiCORE IP 製品ガイド』 (PG150) を参照してください。これらのガイドで推奨されるトレース長を使用し、正しい終端が使用されていることを確認して、メモリ IP I/O 割り当ての後 DRC を実行してピン配置を検証してください。メモリ インターフェイス信号の終端および配線のガイドラインは、 『UltraScale アーキテクチャ PCB デザイン ユーザー ガイド』 (UG583) を参照してください。