ユーザー定義の生成クロック - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

プライマリ クロックをすべて定義したら、クロック ネットワークまたはチェック タイミング (no_clock) レポートを使用し、タイミング クロックを含まないクロック ツリー部分を見つけて、生成クロックを定義できます。

マスター クロックのロジック コーンで実行される変換は理解しにくいこともあります。この場合、最も控えめな制約を使用する必要があります。たとえば、ソース ピンがシーケンシャル セルの出力で、マスター クロックが少なくとも 2 で分周される場合、適切な制約は次のようになります。

create_generated_clock -name clkDiv2 -divide_by 2 \
-source [get_pins fd/C] [get_pins fd/Q]

デザインにラッチが含まれる場合は、タイミング クロックがラッチ ゲート ピンにも到達する必要があります。制約が存在しない場合はチェック タイミング レポート (no_clock) に表示されます。上記の例に従って、これらのクロックを定義します。