次の例では、専用 DSP リソースをターゲットとするロジックに同期リセットを使用するレジスタを使用することが重要であることを示します。次の図に、非同期リセットを使用したパイプライン レジスタを含む 16x16 ビットの DSP48 ベース乗算器を示します。この場合、入力段と、外部レジスタおよび 32 個の LUT2 (赤色のマーカーで示す) に通常のファブリック レジスタを使用し、DSP 出力の非同期リセットをエミュレートする必要があります (DSP48 の P レジスタはイネーブルだがリセットには接続されていない)。これにより 65 個のレジスタと 32 個の LUT が余分に使用され、DSP48 の設定が AREG/BREG=0、MREG=0、PREG=1 になります。
図 1. 非同期リセットを使用するパイプライン レジスタを含む乗算器
次の図に示すようにリセット定義を変更するだけで、乗算器のパイプライン レジスタに同期リセットが使用され、DSP48 の内部レジスタが使用されます (AREG/BREG=1、MREG=1、PREG=1)。
図 2. 乗算器の非同期リセットを同期リセットに変更
ファブリック リソースが節約され、すべての DSP48 の内部レジスタが利用されるので、デザイン パフォーマンスおよび電力効率が最適なものになります。