レイテンシのバランス - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

レイテンシのバランスを調整するには、パイプライン段をデータパスではなく制御パスに追加します。データパスにはより幅の広いバスが含まれるので、使用されるフリップフロップとレジスタ リソースの数が増えます。

たとえば、128 ビットのデータパスと 2 段のレジスタがあり、レイテンシ要件が 5 サイクルの場合は、レジスタを 3 段追加すると 3 x 128 = 384 個のフリップフロップが追加されます。または、レジスタを使用してロジックを制御し、データパスをイネーブルにできます。5 段の 1 ビット レジスタを使用して、データパス フリップフロップのイネーブル信号を制御し、それに合わせてマルチサイクル パスのタイミング例外を調整します。

注記: この例は、特定のデザインの場合にのみ可能です。たとえば、中間データパス フリップフリップからのファンアウトがある場合、2 段だけでは動作しません。