次の図に示すような同じプリミティブの入力ピンからのタイミング アークがない出力ピンなど、一部のハードウェア プリミティブの出力ピンはプライマリ クロック ルートとして使用できます。
図 1. タイミング アークがないためにクロック パスが切断される
重要: プライマリ クロックを別のプライマリ クロックのファンアウトで定義しないようにしてください。このような状況は、実際のハードウェアでは発生しません。また、このような状況では完全なクロック挿入遅延を算出できず、タイミング解析は正しく実行されません。この状況が発生したら、制約を見直して修正する必要があります。
次の図に、clk1 クロックが clk0 クロックのファンアウトで定義される例を示します。clk1 は BUFG1 の出力に定義されており、BUFG1 の出力から clk0 の代わりに使用されます。そのため、clk0 と clk1 間のスキュー算出が無効になるので、REGA および REGB 間のタイミング解析が不正確になります。
図 2. 別のクロックのファンアウトで create_clock を設定 (推奨されない)
