伝搬の制限 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語
ヒント: SLR 間の高速伝搬では、SLR 境界をまたぐ信号にレジスタを付けてください。

SLR コンポーネント間では、SLL 信号が唯一のデータ接続です。

次のものは SLR コンポーネント間では伝搬されません。

  • キャリー チェーン
  • DSP カスケード
  • ブロック RAM と UltraRAM のカスケード接続
  • DCI カスケードなどのその他の専用接続

ツールでは通常、伝搬に関するこの制限が考慮されます。デザインが適切に配線され、デザイン要件が満たされるようにするには、次を実行するときにこの制限を考慮する必要があります。

  • 非常に長い DSP、ブロック RAM、または UltraRAM カスケードを作成し、それらのロジックを SLR 境界の近くに手動で配置する
  • デザインのピン配置を指定する