例 2 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

フィードスルー ポート間に最小および最大遅延制約を組み合わせて使用します。例:

set_max_delay -from [get_ports din] -to [get_ports dout] 10
set_min_delay -from [get_ports din] -to [get_ports dout] 2

これは、パスに最小遅延と最大遅延の両方の遅延を設定するシンプルな方法で、タイミング解析では、同じポートの既存の入力および出力遅延制約も使用されます。このため、このスタイルはそれほど使用されません。

最大遅延は通常最適化され、スロー タイミング コーナーに対してレポートされますが、最小遅延はファースト タイミング コーナーに対してレポートされます。特にポートが互いに遠くに配置されている場合は、フィードスルー パスの遅延制約を 2、3 回試して、それらが妥当で、インプリメンテーション ツールで満たすことができるかを検証してください。