入力遅延はデバイスのインターフェイスのクロックに対して定義されます。基準クロックのソース ピンに set_clock_latency が指定されていない場合、入力遅延はソース エッジからクロック トレースを介して外部デバイスおよびデータ トレースに到達するまでの絶対時間に相当します。クロック レイテンシが既に別に指定されていれば、クロック トレース遅延は無視できます。
図 1. 入力遅延の算出
両方の解析タイプの入力遅延値は、次のように算出されます。
Input Delay(max) = Tco(max) + Ddata(max) + Dclock_to_ExtDev(max) - Dclock_to_FPGA(min)
Input Delay(min) = Tco(min) + Ddata(min) + Dclock_to_ExtDev(min) - Dclock_to_FPGA(max)次の図に、sysClk クロックが既に CLK ポートに定義されている場合に、セットアップ (最大) およびホールド (最小) 解析の入力遅延制約を設定する単純な例を示します。
set_input_delay -max -clock sysClk 5.4 [get_ports DIN]
set_input_delay -min -clock sysClk 2.1 [get_ports DIN]図 2. 最小および最大入力遅延
負の入力遅延は、ソース クロック エッジよりも前にデバイスのインターフェイスにデータが到着することを意味します。