DCI カスケードおよび内部 VREF の設定に基づいて、ピンを通常の I/O として使用するよう解放できます。これらの設定により、関連の DRC チェックが実行され、制約が有効であることも確認されます。詳細は、ご使用のデバイスによって 『7 シリーズ FPGA SelectIO リソース ユーザー ガイド』 (UG471) または 『UltraScale アークテクチャ SelectIO リソース ユーザー ガイド』 (UG571) を参照してください。