出力遅延は、入力遅延と類似していますが、すべての状況下で機能させるために、デバイス外での出力パスの最小時間および最大時間を指定します。
図 1. 出力遅延の算出
両方の解析タイプの出力遅延値は、次のように算出されます。
Output Delay(max) = Tsetup + Ddata(max) + Dclock_to_FPGA(max) - Dclock_to_ExtDev(min)
Output Delay(min) = Ddata(min) - Thold + Dclock_to_FPGA(min) - Dclock_to_ExtDev(max)次の図に、sysClk クロックが既に CLK ポートに定義されている場合に、セットアップ (最大) およびホールド (最小) 解析の出力遅延制約を設定する単純な例を示します。
set_output_delay -max -clock sysClk 2.4 [get_ports DOUT]
set_output_delay -min -clock sysClk -1.1 [get_ports DOUT]図 2. 最小および最大出力遅延
出力遅延はデスティネーション クロック エッジ前のボードの遅延に相当します。クロックとデータのボード トレースのバランスが取られた標準的なシステム同期インターフェイスの場合、デスティネーション デバイスのセットアップ時間により、最大解析の出力遅延値が定義されます。また、デスティネーション デバイスのホールド タイムにより、最小解析の出力遅延が定義されます。指定された最小出力遅延は、信号がデザインから出力されてから、デスティネーション デバイス インターフェイスでホールド解析に使用されるまでの最小遅延を示します。このため、ブロック内の遅延はそれだけ小さくなります。最小出力遅延が正の値の場合は、信号にデザイン内で負の遅延が含まれることを意味します。最小出力遅延が負の値であることがよくあるのはこのためです。たとえば次のコード例は、ホールド タイム要件を満たすためには、DOUT までのデザイン内の遅延が少なくとも +0.5 ns である必要があることを示しています。
set_output_delay -min -0.5 -clock CLK [get_ports DOUT]