合成ツールの最適化 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

デバイスのライブラリ セルがインスタンシエートされる場合、合成ツールではそれらはデフォルトでは最適化されません。デバイスのライブラリ セルを最適化するよう指定した場合でも、合成ツールで RTL を使用した場合と同じレベルの最適化は実行できません。通常はこれらのセルに入力されるパスおよびセルから出力されるパスの最適化のみが実行され、セルを通過するパスは最適化されません。

たとえば、SRL がインスタンシエートされていて、それが長いパスの一部である場合、このパスがボトルネックとなる可能性があります。SRL の clock-to-out 遅延は通常のレジスタの遅延よりも大きくなります。SRL によるエリア削減を維持しながら clock-to-out タイミング特性を改善するため、実際に必要な遅延よりも遅延が 1 つ少ない SRL が作成され、最後の段は標準フリップフロップにインプリメントされます。