基準クロックの立ち上がり/立ち下がりエッジ - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

I/O 制約で使用されるクロック エッジは、デバイスに接続された外部デバイスのデータシートに従う必要があります。デフォルトでは、set_input_delay および set_output_delay コマンドで基準クロックの立ち上がりエッジに対する遅延制約が定義されます。立ち下がりエッジに対する遅延を指定する場合は、clock_fall オプションを使用する必要があります。add_delay オプションでポートに 2 つ目の制約を指定して、立ち上がりクロック エッジと立ち下がりクロック エッジに異なる遅延制約を指定することもできます。

ほとんどの場合、I/O 基準クロックのエッジはデバイス内部の I/O データをラッチまたは送信するために使用されるクロック エッジです。I/O タイミング パスを解析すると、どちらのクロック エッジが使用されるか確認でき、それらが実際のハードウェア動作でどのようになるか検証できます。クロックの立ち上がりエッジが I/O パスの基準クロック (内部ではクロックの立ち下がりエッジにのみ関連) として間違って使用されると、パス要件は 1/2 の周期になり、タイミング クロージャを達成しにくくなります。