基準クロックの選択 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

入力または出力ポートに関するシーケンシャル セルを制御するクロック ツリー トポロジによって、入力または出力遅延制約を定義するのに最適なクロックを選択する必要があります。I/O パス レジスタのクロックが生成クロックである場合は通常、遅延制約を生成クロックのアップストリームで定義されているプライマリ クロックを基準に定義する必要があります。このセクションでは、この規則の例外を説明します。