配線 (route_design) - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

Vivado Design Suite 配線では、配置済みデザインに配線を実行し、ホールド タイム違反を解決するように配線済みデザインが最適化されます。デフォルトでは、密集を緩和しながら、コンパイル時間とデザインの動作クロック周波数のバランスを取るように配線の最適化が実行されます。配線の指示子によっては、デザインの最大クロック周波数を向上し、より積極的に密集を削減するため、コンパイル時間が長くなるものもあります。配線の詳細は、 『Vivado Design Suite ユーザー ガイド: インプリメンテーション』 (UG904)このセクションを参照してください。