非同期クロック間にタイミング例外を追加 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

ソース クロックとデスティネーション クロックが異なるプライマリ クロックから供給されているタイミング パス、あるいは共通ノード、共通位相、または共通周期のないタイミング パス、は、非同期クロックとして扱う必要があります。この場合、スキューが極端に大きくなり、タイミング クロージャを達成するのが不可能になります。

非同期クロック間のすべてのタイミング パスを調べ、次を確認する必要があります。

  • 適切な非同期クロック乗せ換え回路 (report_cdc)
  • タイミング解析を無視するタイミング例外定義 (set_clock_groupsset_false_path) またはスキューを無視するタイミング例外定義 (set_max_delay -datapath_only)

クロック関連性レポート (report_clock_interaction) を使用すると、非同期で適切なタイミング例外が設定されていないクロックを特定するのに役立ちます。

図 1. 適切な CDC 回路が設定された共通ノードのない非同期 CDC パス