高速クロックを使用する ILA コア デザイン - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

高速クロックを使用するデザインでは、次を考慮してください。

  • デバッグする信号の数および幅を制限します。
  • ILA への入力プローブをパイプライン処理し (C_INPUT_PIPE_STAGES)、追加のパイプライン段をイネーブルにします。
注記: 使用可能な MMCM/BUFG が制限されるデザインでは、デバッグ ハブ内のクロック分周期を使用するのではなく、デバッグ ハブをデザインの最低のクロック周波数を供給することを考慮してください。