GT IP を含むデザインの作成 - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: IP インテグレーターを使用した IP サブシステムの設計 (UG994)

Document ID
UG994
Release Date
2023-10-18
Version
2023.2 日本語

Versal アダプティブ SoC の GT コンポーネントは、従来のコモン/チャネルから、GT クワッド レベルに変更されています。GT 共有ユース ケースのいくつかをイネーブルにするには、GT ウィザード フローで Vivado IP インテグレーターを使用します。Vivado IP インテグレーターを使用して、1 つまたは複数の GT クワッドを使用するシステム デザインを構築できます。

Versal Adaptive SoC Transceivers Wizard IP ソリューションを使用すると、1 つまたは複数のシリアル トランシーバーを簡単に設定できます。Transceiver Wizard のソリューションには、次のコアが含まれます。

Transceivers Bridge
Transceivers Wizard を設定する参照親 IP (ブリッジ IP)。
Transceivers Wizard
GT*_QUAD プリミティブのラッパー。GT クワッド (GT クワッド ベース IP) を 1 つ含みます。マルチレーン (5 レーン以上) デザインには、複数の Transceivers Wizard がインスタンシエートされます。
注記: GT Wizard では、GT クワッドの物理的な場所は追加されません。その代わり、I/O プランナーを使用して、GT I/O および GT 基準クロック ピンの場所を割り当てます。

GT の詳細は、 『Versal Adaptive SoC Transceivers Wizard LogiCORE IP 製品ガイド』 (PG331) 『Versal アダプティブ SoC GTY および GTYP トランシーバー アーキテクチャ マニュアル』 (AM002)、および 『Versal アダプティブ SoC GTM トランシーバー アーキテクチャ マニュアル』 (AM017) を参照してください。CPM5 向けの GT 選択およびピン プランニングのガイダンスは、 『Versal Adaptive SoC CPM DMA and Bridge Mode for PCI Express 製品ガイド』 (PG347) を参照してください。

GT Wizard では、GT クワッドの物理的な場所は追加されません。その代わり、ハード ブロック プランナーを使用して、物理的な GT および GT 基準クロック ピンの場所を割り当てます。ハード ブロック プランナーの詳細は、 『Vivado Design Suite ユーザー ガイド: I/O およびクロック プランニング』 (UG899) を参照してください。GT クワッドのレイアウトとサポートされる設定オプションは、 『Versal アダプティブ SoC GTY および GTYP トランシーバー アーキテクチャ マニュアル』 (AM002) を参照してください。