ブロック図

このブロック図は、2 つの AXI4-Stream 受信チャネルと 1 つの AXI4-Stream 送信チャネルを備えたザイリンクス DMA PCIe IP コアを挿入します。任意の数の AXI4-Stream チャネルをオンにできます。ただし、受信チャネルの 1 つを使用して PCIe ホストからビットストリームを受信し、そのビットストリームを ICAP に転送する必要があります。この場合、チャネル 1 が ICAP の指定受信チャネルです。この例では、チャネル 0 の受信はチャネル 0 の送信にループバックされていますが、実際のアプリケーションではこれらのチャネルはユーザー ロジックに接続されます。

DMA チャネル 1 のパスは非同期 FIFO に接続され、PCIe ドメインから ICAP ドメインへのクロック ドメインの切り替えを容易にします。ICAP クロック ドメインの最大周波数は、選択したデバイスによって異なり、各デバイスのデータシートに記載されています。

AXI4-Stream は、ドメインを切り替える FIFO を通って AXI4-Stream データ幅コンバーターに送信されます。DMA インターフェイスからの AXI4-Stream パスのサイズは、PCIe リンクの幅と速度によって異なります。ICAP の幅は、すべてのデバイスで 32 ビットに固定されています。

動作中のアクティビティを監視できるように、ILA (Integrated Logic Analyzer) コアがデータパス全体に挿入されています。このような ILA は削除可能で、通常動作には必要ありません。