最上位デザイン ファイル (toplevel_mb.sv) には、toplevel_mb モジュールが含まれます。このモジュールを使用して、クロック、デバッグポート、I/O ポートなどのインターフェイスを適切なソースに接続します。最上位デザインには、RX コアと TX コアの両方のインスタンスが含まれます。デザインをテストする場合は、Design Suite で提供されるカスタム PRBS ジェネレーターを使用して PRBS パターンを生成し、受信データをチェックできます。
PRBS ジェネレーターは、各ペアのピンに 8 ビットのデータを生成して TX コアに供給し、TX コアはそれを TX ピンを通して送信します。また、PRBS ジェネレーターには、エラーを挿入する仕組みがあります。データは、外部ループバックを介して、RX コアの I/O ポートで受信します。RX コアは、デシリアライズされたデータを PHY を介してプログラマブル ロジックに転送します。このデシリアライズされたデータは、PRBS チェッカーに入力されて、エラーの有無がチェックされます。
最上位デザイン ファイルには、2 つの制約ファイルが含まれます。このファイル (toplevel_mb.xdc) を使用して、デザイン用のクロックを作成したり、デザイン内のすべての I/O ポートにピン ロケーションを割り当てます。attributes_mb.xdc ファイルは、デフォルト以外のバンク インスタンスに追加する属性のプレースホルダーとして提供されます。現デザインでは、デフォルト以外のバンク インスタンスに制約がないため、空のファイルとして提供されています。このファイルは、最適化後に使用するものとしてマークしておく必要があります。Vivado ツールの現リリースでは、最適化前のバンク インスタンスを認識できないため、このデザインでは 2 つの制約ファイルが使用されます。このため、デフォルト以外のバンク インスタンスの属性を変更するための制約は認識されますが、デフォルト以外のバンク インスタンスの制約は無視されます。したがって、最適化後に使用するために、2 つ目の制約ファイルを追加して、マークを付けておく必要があります。
Post_opt で使用するように XDC (ザイリンクス Design Constraints）を設定するには、Vivado ツールを開いて次の手順に従ってください。
- XDC ファイルを選択して、[Source File Properties] を右クリックします。
- [Source File Properties] ウィンドウで [Properties] をクリックします。
- USED IN へ移動します。次の図のように、opt_design_post を左から右に移動し、synthesis と implementation を右から左に移動します。図 1. Post_Opt で使用するように XDC を設定
- [OK] をクリックします。
リファレンス デザインでは、高データレートを最適サポートするために制約が適用されています。このファイルを使用して、デザイン用のクロックを作成したり、デザイン内の配置場所を指定したり、すべての I/O ポートにピンを割り当てたり、また必要に応じて属性を設定できます。リファレンス デザインでは、高データレートを最適サポートするために制約が適用されています。ユーザーは、TX ポートと RX ポートに制約を適用する必要があります。Vivado ツールでは、XPHY ニブルを XPHY サイトに割り当てることができます。
リファレンス デザインでは、xcvc1902-vsva2197-2MP-e-S-eS1 デバイスのバンク 706、バンク 707、バンク 708 を TX コアに使用し、バンク 703、バンク 704、バンク 705 を RX コアに使用しています。RX コアには、各バンクの PLL 入力クロック用に 1 つのペアが確保されているため、デザインではバンク 704 に対して制約ファイルで IO_L9P_GC_XCC_N3P0_M1P72_704_BE31 と IO_L9N_GC_XCC_N3P1_M1P73_704_BD32 を割り当てています。同様に、IO_L6P_GC_XCC_N2P0_M1P66_704_BC31 と IO_L6N_GC_XCC_N2P1_M1P67_704_BC30 が、キャプチャ クロックに割り当てられています。TX コアと RX コアの、ほかのバンクの対応するピンも同様に割り当てられています。
この時点で、すべてのファイルがプロジェクトに追加され、RX コアと TX コアの両方が生成されています。すぐに合成してインプリメントできる状態です。