ザイリンクス ウェブサイトからリファレンス デザインをダウンロードして、次の手順に従ってください。デザイン ファイルの詳細は、リファレンス デザイン を参照してください。
次の手順は、AIOW を使用して TX および RX コアを構築する前にプロジェクトを作成してセットアップする方法を説明しています。
- ZIP ファイルがダウンロードされているフォルダーへ移動します。
- このファイルを解凍して、最上位の xapp1350 フォルダーを開きます。Multi_Bank_Ssync_Loopback_Design フォルダーがあることを確認します。この中の Sources、Constraints、および Testbench フォルダーには必要となるすべてのデザイン ファイルが入っています。
- 新規プロジェクトを作成するために、Versal_Ssync_RxTx_Intrfce_MB という名前の独立したディレクトリを作成します。
- 新しく作成したディレクトリから、Vivado ツール (2020.1 以降) を起動します。
- Quick Start から [Create Project] をクリックします。
- [Next] をクリックして [Create a New Vivado Project] 画面が表示されると、プロジェクト名に「Versal_Ssync_RxTx_Intrfce_MB」と入力します。[Create a project subdirectory] はオフにします。
- [Next] をクリックします。[Project Type] は [RTL project] に設定します。[Do not specify sources at this time] はオフにします。
- 次の手順で、ソース ファイルを追加します。Multi_Bank_Ssync_Loopback_Design フォルダー内の Sources フォルダーからソース ファイルを追加します。
- ファイル toplevel_mb.sv、Prbs_Any.vhd、Prbs_RxTx.vhd、および sync_cell.sv を追加します。HDL
Source For で、ライブラリは
xil_defaultlibに設定されていることを確認し、これらのファイルが合成およびシミュレーションに使用されるように設定します。 - 同様に、Multi_Bank_Ssync_Loopback_Design フォルダーの Testbench からファイル toplevel_testbench_mb.sv を追加します。[HDL Source For] で、ライブラリは
xil_defaultlibに設定されていることを確認し、このファイルがシミュレーションのみに使用されるように設定します。 - Scan and add RTL include files into project および Copy sources into project をオンにします。ターゲット言語を [Verilog] に設定し、シミュレータ言語を [Mixed] に設定します。
- [Next] をクリックして、制約ファイルの追加へ進みます。
- Multi_Bank_Ssync_Loopback_Design フォルダー内の Constraints フォルダーから、toplevel_mb.xdc と attributes_mb.xdc ファイルを追加します。[Copy constraints files into project] をオンにします。
- [Next] をクリックして、プロジェクトのデバイスを選択する画面に進みます。リファレンス デザイン用にデバイス xcvc1902-vsva2197-2MP-e-S-eS1 を選択して、[Next] をクリックします。
- プロジェクトのサマリ ページで、すべての詳細が適切に設定されていることを確認して、[Finish] をクリックします。
- Vivado ツールによってプロジェクトが作成されると、Sources フォルダーの下にファイル階層で示されます。
- Sources フォルダーの下の attributes_mb.xdc を右クリックして、[Source File Properties] をクリックします。[Source File Properties] で [Properties] タブを開いて、[USED_IN] の下で [opt_design_post] をオンにします。