シングル バンクのソース同期リファレンス デザインでは、XPIO バンクの 9 つすべての XPHY ニブルが使用されます。各 XPHY ニブルには 6 つの XPHY NIBBLESLICE が含まれており、6 つの独立した I/O ピンでデータが送受信されます (合計で 54 ピン/バンク)。送信クロックは、クロック転送ピンまたはバンクからのデータ送信ピンのいずれかを介して送信コアから転送できます。このデザインでは、クロック転送ピンを使用して送信クロックを転送します。I/O には LVDS 規格を使用しているため、データやクロックは I/O ピンのペアで提供されます。
ウィザードでは、これらのコンフィギュレーションをサポートするために必要な XPLL を使用してクロック回路を構成します。このデザインでは、コアに XPLL をインスタンシエートし、ウィザードを使用して XPLL のクロック周波数を設定しています。XPLL 入力クロックは、グローバル クロック (GC) 入力ピンを介して供給されます。コアは、RX/TX の PLL 入力クロックとして差動 I/O ペアを 1 つ、送信/キャプチャ クロック用に差動 I/O ペアを 1 つ、残りはデータ用に使用します。したがって、送信コアと受信コアには、データの送受信用に 25 ペアあります。このアプリケーション ノートの対象範囲外となるウィザードの使用方法については、 『Advanced I/O Wizard LogiCORE IP 製品ガイド』 (PG320) を参照してください。
リファレンス デザインでは、PRBS ジェネレーターとチェッカーを使用して I/O を実行します。PRBS ジェネレーターとチェッカーのデザイン ファイルは、デザイン スイートで提供しています。ジェネレーターとチェッカーは、最上位のソース ファイルにインスタンシエートされます。PRBS ジェネレーターは、データを生成して TX コアに供給します。TX コアはそのデータをシリアライズし、テストベンチの外部ループバックを介して RX コアへ送信します。RX コアは、データをデシリアライズした後、PRBS チェッカーへ転送します。このデザインはシミュレーション専用であるため、テストベンチ内の配線を使用して外部へループバックします。チェッカーで不一致が検出されると、エラーがフラグされます。リファレンス デザインのブロック図を次に示します。対応するクロック転送ピンに 01010101 パターンを適用すると、送信クロックが生成されます。
