このソース同期デザインの場合、キャプチャ クロックは送信クロックと同じであり、TX から RX にループバックされます。送信クロックは、TX コアによってデータと共に転送されます。このデザインにおけるクロックとデータの関係は、次の図に示すとおりエッジに揃えられています。RX コアの XPLL には、データと共に受信されるキャプチャ クロックとは別に、PLL の入力クロックが必要です。この PLL 入力クロックは XPLL への入力 (XPLL の CLKIN ポート) として機能し、GC/XCC ピンでのみ受信される必要があります。これはマルチバンク デザイン (3 バンク) であるため、ウィザードは各バンクに 3 つの XPLL をインスタンシエートします。したがって、GC/XCC ピンで受信された PLL 入力クロックは、デザイン内のすべての XPLL インスタンシエーションの CLKIN ポートに供給されます。キャプチャ クロックは、NIBBLE[2] の NIBBLESLICE[0] および NIBBLESLICE[1] で受信され、バイト間およびニブル間のクロッキングを使用して、その他のニブルに転送されます。NIBBLESLICE[0] と NIBBLESLICE[1] には、クロック転送機能があります。詳細は、 『Versal ACAP SelectIO リソース アーキテクチャ マニュアル』 (AM010: 英語版、日本語版) の図 「XPIO バンク内のニブル間およびバイト間クロッキング」を参照してください。
RX コア インターフェイスで受信したデータは、PHY およびバンク インスタンスを介してプログラマブル ロジックに送信されて、RBS チェッカーでチェックされます。
