リファレンス デザインでは、TX コアはデータと一緒にストローブ信号または送信クロックを送信します。このデザインのデータは PRBS ジェネレーターを使用して生成され、ストローブ信号は関連する NIBBLESLICE にパターン 01010101 を書き込むことで生成されます。PRBS ジェネレーターで生成されたデータは、プログラマブル ロジックから TX コアに送信され、シリアライザーと出力遅延を介して TX データパスを通過します。このシリアライザーは、8:1、4:1、および 2:1 のシリアライズをサポートします。このデザインでは、8:1 のシリアライズを使用します。データは、コアの TX データ ピンを介して転送されます。TX コア内のデータフローの詳細は、
『Versal ACAP SelectIO リソース アーキテクチャ マニュアル』 (AM010: 英語版、日本語版) を参照してください。
TX コアには、XPLL への入力として機能する PLL 入力クロック (XPLL の CLKIN ポート) が必要で、RX コアと同様に GC/XCC ピンでのみ受信する必要があります。このオプションは、XPLL のクロック ソースにクロック兼用 (XCC) ピンが選択されている場合に使用できます。PLL 入力クロックは、TX コアの bank0_pll_clkin、bank1_pll_clkin、bank2_pll_clkin ポートで受信し、3 つのバンクのコアにインスタンシエートされた XPLL に渡されます。ストローブ信号は、NIBBLESLICE[0] および NIBBLESLICE[1] で送信し、RX コアに転送する必要があります。
TX コアへの PLL 入力クロックは、各バンクの bank<0/1/2>_pll_clkin ポートを介して XPLL に供給されます。このデザインでは、RX コアにも同様に PLL 入力クロックが提供されますが、IBUFDS を通過する点が異なり、シングルエンド クロックが各バンクの <0/1/2>_pll_clkin ポートに供給されます。送信クロックは、TX コアのデータ ピンまたはクロック転送ピンのいずれかを介して転送できます。いずれの場合も、クロック パターン 01010101 をデータ ピンまたはクロック転送ピンのいずれかに供給する必要があります。この場合、同じ出力クロックが得られます。このデザインでは、データ ピンを使用して送信クロックを転送します。送信クロックは、NIBBLESLICE[0] および NIBBLESLICE[1] を使用して RX コアに送信されます。