この TX コアは、1800 Mb/s データレートに設定されています。また、リファレンス デザインでは LVDS15 用に構成および検証されています。TX コアへの PLL 入力クロックは、各バンクの bank<0/1/2>_pll_clkin ポートを介して XPLL に供給されます。このデザインでは、RX コアにも同様に PLL 入力クロックが提供されますが、IBUFDS を通過する点が異なり、シングルエンド クロックが各バンクの <0/1/2>_pll_clkin ポートに供給されます。XPIO バンクには 54 個のピンがあります。このデザインでは 3 つのバンク インスタンスのそれぞれに、25 のデータ ピン ペアと 1 ペアのストローブの合計 52 個のピンを使用しています。RX コアには、PLL 入力クロック用に予約された 1 つのピン ペアがあり、これによって TX コアでは対応する 1 つのピン ペアが未使用になります。送信インターフェイスのポートに制約があると、ウィザードによって適切に配置されます。