リファレンス デザイン

XPHY I/O ソース同期インターフェイス (XAPP1350)

Document ID
XAPP1350
Release Date
2021-02-04
Revision
1.0 日本語

リファレンス デザイン ファイル は、ザイリンクス ウェブサイトからダウンロードできます。このファイルを解凍し、最上位フォルダーの xapp1350 を参照してください。Multi_Bank_Ssync_Loopback_Design フォルダーを確認してください。このフォルダーの SourcesConstraintsTestbench にはすべてのソース ファイルが含まれています。

表 1. マルチ バンク デザインのソース ファイル
フォルダー ファイル名 説明
ソース toplevel_mb.sv TX コアと RX コアをインスタンシエートして、デザインを接続する最上位のデザイン ファイル
Prbs_RxTx.vhd カスタム PRBS ジェネレーターおよびチェッカー用のアウター ラッパー
Prbs_Any.vhd PRBS ジェネレーターおよびチェッカー用のモジュールを含む
制約 toplevel_mb.xdc すべてのバンク インスタンスに対してデザインのポートにピン ロケーションを割り当て、バンク インスタンス 0 (デフォルトのバンク インスタンス) に必要な属性を設定するための制約ファイル
attributes_mb.xdc バンク インスタンス 1 および 2 (デフォルト以外のバンク インスタンス) の属性を設定するための制約ファイル。このファイルは、最適化後にのみ使用。
テストベンチ toplevel_testbench_mb.sv デザインをテストするための最上位のテスト ベンチ ファイル
toplevel_testbench_behav.wcfg 波形設定ファイル

リファレンス デザインの詳細

次の表に、リファレンス デザインで使用された手順を示します。

表 2. リファレンス デザインの詳細
パラメーター 説明
全般
開発者 ザイリンクス
ターゲット デバイス Versal ACAP
ソース コードの提供 あり
ソース コードの形式 (提供される場合) Verilog および VHDL
既存のザイリンクス アプリケーション ノート/リファレンス デザイン、サードパーティ、Vivado ツールからデザインへのコード/IP の使用(使用した場合はその詳細) IP カタログから Advanced I/O Wizard を使用
シミュレーション
論理シミュレーションの実施 あり
タイミング シミュレーションの実施 なし
論理シミュレーションおよびタイミング シミュレーション用テストベンチの提供 あり
テストベンチの形式 Verilog
使用したシミュレータ/バージョン Vivado シミュレータ 2020.1
SPICE/IBIS シミュレーションの実施 なし
インプリメンテーション
使用した合成ツール/バージョン Vivado 合成 2020.1
使用したインプリメンテーション ツール/バージョン Vivado 2020.1 インプリメンテーション
スタティック タイミング解析の実施 あり
ハードウェア検証
ハードウェア検証の実施 なし
使用したプラットフォーム N/A