この RX コアは、1800 Mb/s のデータ レートで動作するように設定されています。また、リファレンス デザインでは LVDS15 用に構成されています。このマルチ バンク デザインは、クロック兼用ピンを PLL のクロック ソースとして使用し、エッジ アラインの DDR システム用に構成されています。XPIO バンクには 54 個のピンがあり、入力クロックを受信するバンクではこれらをすべて使用します (データ ピンが 25 ペア、キャプチャ クロック ピンが 1 ペア、XPLL 入力クロック ピンが 1 ペア)。その他の 2 つのバンクでは、52 個のピンを使用します (データ ピンが 25 ペアとキャプチャ クロック ピンが 1 ペア)。PLL 入力クロックは、コアで受信されると、その後 XPLL の 3 つのインスタンシエーションすべてに転送されます。ウィザードは、各バンクに 1 つの XPLL を割り当てます。受信インターフェイスのポートに制約が適用されており、配置はウィザードによって適切に実行されます。